Учебное пособие «Проектирование цифровых устройств с использованием языков Verilog и SystemVerilog»

В настоящем пособии авторы пытались осветить эти аспекты и предложить комплекс практических работ для получения навыков проектирования с использованием языков проектирования аппаратуры VerilogHDL и SystemVerilog.

Пособие не претендует на систематическое изложение, с которыми читатель может ознакомиться в соответствующей учебной литературе. В пособии основное внимание уделяется вопросам интерпретации базовых конструкций языка при реализации проекта в аппаратуре, равно как представлению типовых дискретных устройств на VerilogHDL, а также современным подходам к тестированию проектов.

Для практического освоения материала настоящего пособия рекомендуется выполнять интерпретацию программ в пакете моделирования. Пособие опирается на пакет QuestaSim v.6.4. Для работы обучающемуся следует воспользоваться демо-версией этого пакета, доступной в Интернете. Однако возможно применение и других пакетов и других версий, тем более что работа с другими (более поздними) версиями этого продукта во многом аналогична.

Для удобства работы обучающиеся могут воспользоваться трафаретами исходных текстов в электронном виде (исходные файлы), которые являются заготовками программ для реализации индивидуальных заданий по большинству изучаемых тем. Эти трафареты можно скачать по следующим ссылкам:

Файлы к теме 3

Файлы к теме 4