Дисциплина «Языки проектирования и верификации аппаратуры»

Дисциплина предназначена для изучения средств совместного описания и отладки программно-аппаратных систем с использованием языка SystemVerilog.

Что предстоит узнать?

В процессе обучения особое внимание уделяется специальным типам данных, объектно-ориентированному программированию и квази-стохастическому описанию подобных систем.

Языки проектирования и верификации аппаратуры